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HEF40175B	文件：62.75 Kbytes Page：5 Pages	Quadruple D-type flip-flop DESCRIPTION The HEF40175B is a quadruple edge-triggered D-type flip-flop with four data inputs (D0 to D3), a clock input (CP), an overriding asynchronous master reset input (MR), four buffered outputs (O0 to O3), and four complementary buffered outputs (O0 to O3). Information on D0 to D3 is trans 文件：62.75 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF40175B	文件：238.1 Kbytes Page：13 Pages	Quad D-type flip-flop 1. General description The HEF40175B is a quad positive edge triggered D-type flip-flop with four data (Dn) inputs, common clock (CP) and asynchronous master reset (MR) inputs, and complementary Qn and Qn outputs. When MR is HIGH data at the D-input that meets the set-up and hold time requireme 文件：238.1 Kbytes 页数：13 Pages	NEXPERIANexperia B.V. All rights reserved 安世安世半导体(中国)有限公司	NEXPERIA
HEF40175B	文件：139.62 Kbytes Page：15 Pages	Quad D-type flip-flop Standardized symmetrical output characteristics 文件：139.62 Kbytes 页数：15 Pages	恩XP	恩XP
HEF40175B	文件：152.33 Kbytes Page：15 Pages	Quad D-type flip-flop Complies with JEDEC standard JESD 13-B 文件：152.33 Kbytes 页数：15 Pages	恩XP	恩XP
HEF40175BD	文件：62.75 Kbytes Page：5 Pages	Quadruple D-type flip-flop DESCRIPTION The HEF40175B is a quadruple edge-triggered D-type flip-flop with four data inputs (D0 to D3), a clock input (CP), an overriding asynchronous master reset input (MR), four buffered outputs (O0 to O3), and four complementary buffered outputs (O0 to O3). Information on D0 to D3 is trans 文件：62.75 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF40175BF	文件：62.75 Kbytes Page：5 Pages	Quadruple D-type flip-flop DESCRIPTION The HEF40175B is a quadruple edge-triggered D-type flip-flop with four data inputs (D0 to D3), a clock input (CP), an overriding asynchronous master reset input (MR), four buffered outputs (O0 to O3), and four complementary buffered outputs (O0 to O3). Information on D0 to D3 is trans 文件：62.75 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF40175BN	文件：62.75 Kbytes Page：5 Pages	Quadruple D-type flip-flop DESCRIPTION The HEF40175B is a quadruple edge-triggered D-type flip-flop with four data inputs (D0 to D3), a clock input (CP), an overriding asynchronous master reset input (MR), four buffered outputs (O0 to O3), and four complementary buffered outputs (O0 to O3). Information on D0 to D3 is trans 文件：62.75 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF40175BP	文件：62.75 Kbytes Page：5 Pages	Quadruple D-type flip-flop DESCRIPTION The HEF40175B is a quadruple edge-triggered D-type flip-flop with four data inputs (D0 to D3), a clock input (CP), an overriding asynchronous master reset input (MR), four buffered outputs (O0 to O3), and four complementary buffered outputs (O0 to O3). Information on D0 to D3 is trans 文件：62.75 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF40175BT	文件：62.75 Kbytes Page：5 Pages	Quadruple D-type flip-flop DESCRIPTION The HEF40175B is a quadruple edge-triggered D-type flip-flop with four data inputs (D0 to D3), a clock input (CP), an overriding asynchronous master reset input (MR), four buffered outputs (O0 to O3), and four complementary buffered outputs (O0 to O3). Information on D0 to D3 is trans 文件：62.75 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF40175BT	文件：238.1 Kbytes Page：13 Pages	Quad D-type flip-flop 1. General description The HEF40175B is a quad positive edge triggered D-type flip-flop with four data (Dn) inputs, common clock (CP) and asynchronous master reset (MR) inputs, and complementary Qn and Qn outputs. When MR is HIGH data at the D-input that meets the set-up and hold time requireme 文件：238.1 Kbytes 页数：13 Pages	NEXPERIANexperia B.V. All rights reserved 安世安世半导体(中国)有限公司	NEXPERIA

技术参数

VCC (V)：
3.0 - 15
Logic switching levels：
CMOS
Output drive capability (mA)：
± 2.4
tpd (ns)：
25
fmax (MHz)：
45
Power dissipation considerations：
low
Tamb (°C)：
-40~85
Rth(j-a) (K/W)：
81
Ψth(j-top) (K/W)：
4.7
Rth(j-c) (K/W)：
39.8
Package name：
SO16

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