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HEF40161B	文件：152.52 Kbytes Page：10 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION The HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enab 文件：152.52 Kbytes 页数：10 Pages	PHI 飞利浦	PHI
HEF40161BD	文件：152.52 Kbytes Page：10 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION The HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enab 文件：152.52 Kbytes 页数：10 Pages	PHI 飞利浦	PHI
HEF40161BF	文件：152.52 Kbytes Page：10 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION The HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enab 文件：152.52 Kbytes 页数：10 Pages	PHI 飞利浦	PHI
HEF40161BN	文件：152.52 Kbytes Page：10 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION The HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enab 文件：152.52 Kbytes 页数：10 Pages	PHI 飞利浦	PHI
HEF40161BP	文件：152.52 Kbytes Page：10 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION The HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enab 文件：152.52 Kbytes 页数：10 Pages	PHI 飞利浦	PHI
HEF40161BT	文件：152.52 Kbytes Page：10 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION The HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enab 文件：152.52 Kbytes 页数：10 Pages	PHI 飞利浦	PHI
HEF40161B	文件：300 bytes Page：1 Pages	4-bit synchronous binary counter with asynchronous reset DESCRIPTION\nThe HEF40161B is a fully synchronous edge-triggered 4-bit binary counter with a clock input (CP), an overriding asynchronous master reset (MR), four parallel data inputs (P0 to P3), three synchronous mode control inputs (parallel enable (PE), count enable parallel (CEP) and count enable	恩XP	恩XP
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详细参数

型号：
HEF40161B
功能描述：
Synchronous Up Counter

供应商	型号	品牌	批号	封装	库存	备注	价格
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