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HEF4015B	文件：58.08 Kbytes Page：5 Pages	Dual 4-bit static shift register DESCRIPTION The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (D), a clock input (CP), four fully buffered parallel outputs (O0 to O3) and an overriding asynchronous master reset input (MR). Information pr 文件：58.08 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF4015B	文件：213.5 Kbytes Page：11 Pages	Dual 4-bit static shift register 1. General description The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (nD), a clock input (nCP), four fully buffered parallel outputs (Q0 to Q3) and an overriding asynchronous master reset input (nMR) 文件：213.5 Kbytes 页数：11 Pages	NEXPERIANexperia B.V. All rights reserved 安世安世半导体(中国)有限公司	NEXPERIA
HEF4015B	文件：108.33 Kbytes Page：15 Pages	Tolerant of slow clock rise and fall times 文件：108.33 Kbytes 页数：15 Pages	恩XP	恩XP
HEF4015BD	文件：58.08 Kbytes Page：5 Pages	Dual 4-bit static shift register DESCRIPTION The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (D), a clock input (CP), four fully buffered parallel outputs (O0 to O3) and an overriding asynchronous master reset input (MR). Information pr 文件：58.08 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF4015BF	文件：58.08 Kbytes Page：5 Pages	Dual 4-bit static shift register DESCRIPTION The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (D), a clock input (CP), four fully buffered parallel outputs (O0 to O3) and an overriding asynchronous master reset input (MR). Information pr 文件：58.08 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF4015BN	文件：58.08 Kbytes Page：5 Pages	Dual 4-bit static shift register DESCRIPTION The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (D), a clock input (CP), four fully buffered parallel outputs (O0 to O3) and an overriding asynchronous master reset input (MR). Information pr 文件：58.08 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF4015BP	文件：58.08 Kbytes Page：5 Pages	Dual 4-bit static shift register DESCRIPTION The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (D), a clock input (CP), four fully buffered parallel outputs (O0 to O3) and an overriding asynchronous master reset input (MR). Information pr 文件：58.08 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF4015BT	文件：58.08 Kbytes Page：5 Pages	Dual 4-bit static shift register DESCRIPTION The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (D), a clock input (CP), four fully buffered parallel outputs (O0 to O3) and an overriding asynchronous master reset input (MR). Information pr 文件：58.08 Kbytes 页数：5 Pages	PHI 飞利浦	PHI
HEF4015BT	文件：213.5 Kbytes Page：11 Pages	Dual 4-bit static shift register 1. General description The HEF4015B is a dual edge-triggered 4-bit static shift register (serial-to-parallel converter). Each shift register has a serial data input (nD), a clock input (nCP), four fully buffered parallel outputs (Q0 to Q3) and an overriding asynchronous master reset input (nMR) 文件：213.5 Kbytes 页数：11 Pages	NEXPERIANexperia B.V. All rights reserved 安世安世半导体(中国)有限公司	NEXPERIA
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技术参数

VCC (V)：
3.0 - 15
Logic switching levels：
CMOS
Output drive capability (mA)：
± 2.4
tpd (ns)：
40
fmax (MHz)：
44
Nr of bits：
2
Power dissipation considerations：
medium
Tamb (°C)：
-40~85
Rth(j-a) (K/W)：
79
Ψth(j-top) (K/W)：
3.6
Rth(j-c) (K/W)：
37.3
Package name：
SO16

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深圳市一线半导体有限公司	HEF4015BP	PHI	24+	DIP	18		询价

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