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74LVC2G74	文件：278.15 Kbytes Page：18 Pages	Single D-type flip-flop with set and reset; positive edge trigger 1. General description The 74LVC2G74 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs, and complementary Q and Q outputs. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transi 文件：278.15 Kbytes 页数：18 Pages	NEXPERIA 安世	NEXPERIA
74LVC2G74	文件：100.55 Kbytes Page：20 Pages	Single D-type flip-flop with set and reset; positive edge trigger 文件：100.55 Kbytes 页数：20 Pages	PHI PHI	PHI
74LVC2G74	文件：104.37 Kbytes Page：19 Pages	Single D-type flip-flop with set and reset; positive edge trigger 文件：104.37 Kbytes 页数：19 Pages	恩XP	恩XP
74LVC2G74	文件：123.84 Kbytes Page：21 Pages	Single D-type flip-flop with set and reset; positive edge trigger 文件：123.84 Kbytes 页数：21 Pages	恩XP	恩XP
74LVC2G74DC	文件：278.15 Kbytes Page：18 Pages	丝印：V74；Package：SOT765-1；Single D-type flip-flop with set and reset; positive edge trigger 1. General description The 74LVC2G74 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs, and complementary Q and Q outputs. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transi 文件：278.15 Kbytes 页数：18 Pages	NEXPERIA 安世	NEXPERIA
74LVC2G74DP	文件：278.15 Kbytes Page：18 Pages	丝印：V74；Package：SOT505-2；Single D-type flip-flop with set and reset; positive edge trigger 1. General description The 74LVC2G74 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs, and complementary Q and Q outputs. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transi 文件：278.15 Kbytes 页数：18 Pages	NEXPERIA 安世	NEXPERIA
74LVC2G74GN	文件：278.15 Kbytes Page：18 Pages	丝印：Y4；Package：SOT1116；Single D-type flip-flop with set and reset; positive edge trigger 1. General description The 74LVC2G74 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs, and complementary Q and Q outputs. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transi 文件：278.15 Kbytes 页数：18 Pages	NEXPERIA 安世	NEXPERIA
74LVC2G74GS	文件：278.15 Kbytes Page：18 Pages	丝印：Y4；Package：SOT1203；Single D-type flip-flop with set and reset; positive edge trigger 1. General description The 74LVC2G74 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs, and complementary Q and Q outputs. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transi 文件：278.15 Kbytes 页数：18 Pages	NEXPERIA 安世	NEXPERIA
74LVC2G74GT	文件：278.15 Kbytes Page：18 Pages	丝印：V74；Package：SOT833-1；Single D-type flip-flop with set and reset; positive edge trigger 1. General description The 74LVC2G74 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs, and complementary Q and Q outputs. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transi 文件：278.15 Kbytes 页数：18 Pages	NEXPERIA 安世	NEXPERIA
74LVC2G74_09	文件：123.84 Kbytes Page：21 Pages	Single D-type flip-flop with set and reset; positive edge trigger 文件：123.84 Kbytes 页数：21 Pages	恩XP	恩XP

技术参数

VCC (V)：
1.65 - 5.5
Logic switching levels：
CMOS/LVTTL
Output drive capability (mA)：
± 32
tpd (ns)：
3.5
fmax (MHz)：
280
Power dissipation considerations：
low
Tamb (°C)：
-40~125
Rth(j-a) (K/W)：
206
Ψth(j-top) (K/W)：
36.4
Rth(j-c) (K/W)：
117
Package name：
VSSOP8

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