LFE3-70EA-8FN672C
体系结构概述
每个latticeecp3装置包含逻辑块包围的可编程I/O单元阵列（PIC）。穿插
逻辑块的行之间是系统内存™嵌入式RAM块行（EBR）和排系统—
DSP数字信号处理™切片，如图2-1所示。此外，该latticeecp3家族包含
SERDES四边对设备的底部。
有两种类型的逻辑模块，可编程的功能单位（PFU）和可编程功能单元
没有内存（PFF）。PFU包含逻辑，积木算术，RAM和ROM的功能。PFF
块包含逻辑、算术和只读函数的构建块。两PFU和PFF块优化
灵活性，使复杂的设计，快速和有效地实施。安排在一个二维的逻辑块
阵列。每行只使用一个块类型。
的latticeecp3装置包含一行或多行sysmem EBR块。系统内存EBRs是大的，专门的
18kbit快速内存块。每个系统内存块可以配置在各种深度和宽度为RAM或
罗另外，latticeecp3设备包含了两排DSP片。每个数字信号处理器片有乘法器和
加法器/累加器，这是积木的复杂信号的处理能力。
的latticeecp3器件具有高达16的嵌入式方面的SerDes（串行器/解串器）通道。每个
SERDES通道包含独立的8B/10B编码/解码，极性调整和弹性缓冲逻辑。每个
四SERDES通道组，随着它的物理编码子层（PCS）块，创建一个四。的功能
的SERDES /电脑四周可以通过记忆细胞集在设备配置和控制寄存器
在设备操作期间可寻址。在每一个四寄存器可以通过编程
丰富的客户端接口（SCI）。这些四边形（四）位于设备底部。
每个块包含两个PIOs石化（PIO对）各自的sysi I/O缓冲区。的sysi I/O缓冲区
latticeecp3装置设置在七家银行中，允许各种各样的I / O标准的实施。
此外，一个单独的输入/输出银行提供的编程接口。左边的PIO对50%
该装置的右边缘可以配置为LVDS发送/接收对。图逻辑还包括预先设计的
支持帮助高速源同步标准如XGMII的实施，7:1
LVDS，随着包括DDR3存储器接口。
其他模块提供了包括PLL、DLL和配置功能。的latticeecp3架构提供了两
延迟锁相环（DLL）和十个锁相环（PLL）。此外，每个家庭成员latticeecp3
提供每装置两个DLL。PLL和DLL模块位于EBR / DSP的行结束。
配置块，支持功能，如配置位流解密，透明的更新
双引导支持位于朝这EBR中心行。在latticeecp3家庭每个设备支持
一™sysconfig港口位于角落的银行之间的一个和两个，允许串行或并行
设备配置。
此外，家庭中的每个设备有一个JTAG端口。这个家庭还提供了一个片上振荡器和软错误
检测能力。的latticeecp3设备使用作为其核心电压1.2V
制造商: Lattice
产品种类: FPGA - 现场可编程门阵列
RoHS: 符合RoHS 详细信息
产品: ECP3
逻辑元件数量: 67000
逻辑数组块数量——LAB: 8375
输入/输出端数量: 380 I/O
工作电源电压: 1.2 V
最大工作温度: + 70 C
安装风格: SMD/SMT
封装 / 箱体: FPBGA-672
商标: Lattice
分布式RAM: 145 kbit
内嵌式块RAM - EBR: 4420 kbit
最大工作频率: 500 MHz
最小工作温度: 0 C
工作电源电流: 18 mA
封装: Tray
系列: LFE3-70EA-8FN
工厂包装数量: 40
总内存: 4565 kbit
