LFE3-70EA-8FN1156C
简介
的latticeecp3™（经济加第三代）FPGA设备的家庭提供高性能的优化
例如增强的DSP体系结构的特点，高速SerDes和高速源同步
在一个经济的FPGA织物界面。这种结合是通过设备架构的进步
并采用65nm技术制造的设备适用于大批量、高速、低成本的应用。
家庭的latticeecp3设备扩展的查找表（LUT）的能力，149k逻辑元件和最多支持
486用户/操作系统。latticeecp3装置的家庭也提供了高达320 18x18乘法器和广泛的并行
我/标准。
FPGA的latticeecp3织物是心中的高性能和低成本的优化。的latticeecp3设备
利用可重构逻辑和SRAM技术提供流行的积木如基于LUT的逻辑，分布式
嵌入式存储器、锁相环（PLL），延迟锁相环（DLL），预先设计的来源
同步I/O的支持，提高了系统状态显示切片和支持高级配置，包括加密
双启动功能。
预制源同步逻辑在latticeecp3装置家庭实施全面支持
方位的接口标准，包括DDR3，XGMII和7:1 LVDS。
家庭的latticeecp3装置还具有高速串行收发器的专用电脑功能。高抖动容限
低传输抖动允许SERDES加电脑块被配置为支持流行的数组
数据协议，包括PCI Express、SMPTE，以太网（GbE，和XAUI，SGMII）和CPRI。传输预加重
和接收均衡设置使SERDES适合在各种传输和接收
媒介形态。
的latticeecp3器件还提供灵活、可靠和安全的配置选项，如双启动能力，
比特流加密，并转移现场升级功能。
®ispLEVER设计工具套件格子允许大型复杂的设计可以有效地实现
latticeecp3 FPGA家族。对于latticeecp3合成库可支持流行的逻辑综合工具。
ispLEVER工具使用合成工具的输出随着从平面规划工具的约束的地方
在latticeecp3装置设计思路。ispLEVER工具从路由和backannotates提取定时
它的时序验证设计。
格提供了许多预先设计的IP（知识产权）isplevercore™模块为latticeecp3
家庭。通过使用这些可配置软核IP标准化的块，设计师可以集中精力
独特的设计方面，提高他们的生产力。
特征
高逻辑密度增加系统
整合
•17K到149k LUTS
·133至586岁的我/操作系统
嵌入式SERDES
•150 Mbps到3.2 Gbps的通用8b10b，10位
SERDES，8位SerDes模式
•数据速率230 Mbps到3.2 Gbps每通道
对于所有其他协议
每个设备多达16个通道：PCI，
SONET / SDH、以太网（1GbE，SGMII，XAUI），
CPRI，SMPTE 3G和串行RapidIO
™系统状态显示
•完全级联片结构
高性能乘12至160片
和积累
•强大的54位ALU运算
时分多路复用
四舍五入
每片支持
–半36X36，两18x18或四9x9乘法器
–先进18x36 Mac和18x18乘
乘累加（MMAC）操作
灵活的存储资源
•到6.85mbits sysmem™嵌入块
RAM（EBR）
•36K为303K位分布式RAM
sysclock模拟PLL和DLL
•两个DLL到每台设备十锁相环
预先设计的源同步I / O
•DDR寄存器中的I / O细胞
•专用的读/写调平功能
专用齿轮传动逻辑
源同步标准支持
–ADC / DAC，7:1 LVDS，XGMII
–高速ADC / DAC器件
•专用DDR/DDR2 / DDR3内存与DQS
支持
•可选的符号间干扰（ISI）
校正输出
可编程sysi / O™缓冲支持
广泛的接口
在芯片端
在输入上的可选的均衡滤波器
•LVTTL和LVCMOS 33 / 25 / 18 / 15 / 12
•SSTL 33 / 25 / 18 / 15 I，II
•hstl15我和hstl18 I，II
•PCI和差分HSTL、SSTL
•LVDS，LVPECL、LVDS总线，RSD，mlvds
灵活的设备配置
·配置我/操作系统专用的银行
•SPI启动闪存接口
支持双启动映像
•从SPI
•转移™I/O简单字段更新
软错误检测嵌入式宏
系统级的支持
•IEEE 1149.1和IEEE 1532标准
揭示逻辑分析器
•orcastra FPGA配置实用程序
在芯片振荡器的初始化和一般用途
•1.2V核心供电
