K4T51163QJ-BCE7
• JEDEC标准的1.8V ± 0.1V电源
• VDDQ = 1.8V ± 0.1V
• 200 MHz的˚F
CK
为400MB /秒/针， 267MHz ˚F
CK
为533MB /秒/
针
• 4银行
•中科院发布
•可编程CAS延时： 3 ， 4 ， 5
•可编程附加延迟：0， 1 ，2，3和4中
•写延迟（ WL ） =读延时（ RL ） -1
•突发长度： 4,8 （隔行/半字节顺序）
•可编程顺序/交错突发模式
•双向差分数据选通（单端数据 -
闪光灯是一个可选功能）
•片外驱动器（ OCD ）阻抗调整
•片上终端
•特殊功能支持
- 高温度自刷新速率使得
•平均更新周期7.8us时于T低
例
85°C,
3.9us ，在85°C <牛逼
例
< 95
°C
•包装： 60ball FBGA - 128Mx4 / 64Mx8 ， 84ball FBGA -
32Mx16
•所有无铅产品符合RoHS指令的
512MB的DDR2 SDRAM是作为一个32兆×4个I / O ×4
银行的16Mbit ×8个I / O X 4banks或8Mbit的×16个I / O ×4银行
装置。该同步装置实现了高速双
高达533MB /秒/针（ DDR2-533 ）的数据速率传输速率
一般应用。
该芯片的设计符合下列关键DDR2
SDRAM的功能，如中科院发布与附加延迟，写
延时=读延时-1 ，片外驱动器（ OCD ）阻抗
调整和片上终端。
所有的控制和地址输入端有一对同步
对外部提供的差分时钟。输入被锁在
差分时钟交叉点（ CK上升沿和CK下降） 。所有I / O
有一对双向选通（ DQS的同步和
DQS）在源同步方式。地址总线用于
传达行，列和行地址信息在一个RAS /
CAS复用的风格。例如，512MB （4个）设备接收
14/11/2解决。
512MB的DDR2器件采用1.8V单电源± 0.1V
电源和1.8V ± 0.1V VDDQ 。
512MB的DDR2器件在60ball FBGAs （ X4 / X8）和可用
在84ball FBGAs （ X16 ） 。
注意：所描述的功能性和时序规范
包括在这个数据表是对能操作的DLL启用模式
通报BULLETIN 。
