聆越森科技有限公司
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JEDEC标准1.5V±0.075V电源
•VDDQ=1.5V±0.075V
•400 MHz为FCK800Mb/sec/pin，533MHz的FCK的1066Mb/sec/pin，
667 FCK的1333Mb/sec/pin
•8银行
•发表CAS
•可编程的CAS延迟时间（CAS号发布）：6，7，8，9，10
•可编程添加剂延时：0，CL-2或CL-1时钟
•可编程CAS写延时（CWL）=5（DDR3-800），6
（DDR3-1066）和7（DDR3-1333）
•8-bit预取
•突发长度：8（交错，没有任何限制，顺序与启动
“000”只），4 TCCD=4，不允许无缝解决
读或[使用A12或MRS重复在飞]写
•双向差分数据选通
•内部（个体经营）校准：通过ZQ脚内部自校准
（RZQ：240欧姆±1％）
•片上终端使用ODT引脚
•平均更新周期7.8us在比T案例85℃，3.9us在较低
85°C
•异步复位
•包装：78 BALLS FBGA - x4/x8
•所有无铅产品符合RoHS指令为
•所有的产品都不含卤素
该DDP4GB DDR3 SDRAM B-模是作为一个128Mbit的×4的I / OS X
8banks，64Mbit的×8的I / OS X8banks。这种同步旋下实现了高
双高速传输速率高达搬运工错过1333Mb/sec/pin（DDR3-
1333）用于一般应用程序。
该芯片的设计符合以下关键的DDR3 SDRAM的功能，例如发布暨中国科学院可编程CWL，内部（自我）校准，片上终端使用ODT引脚和异步复位。
所有的控制和地址输入与对外部提供的差分时钟同步。输入被锁在差分时钟（CK上升和CK下降）的交叉点。所有的I / O是与同步
对双向选通（DQS和DQS）在源同步的方式。地址总线用于传送行，列和行地址
在比赛中/ CAS复用样式信息。 DDR3的操作拧开
与坚果1.5V±0.075V±0.075V1.5V电源和VDDQ。
4GB的DDR3-B可在模具拧开78ball FBGAs（x4/x8）。
注：1，功能描述和时序规范包括
在这个数据表是操作的DLL启用模式。
