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74LVC1G175DBVRG4	文件：1.18533 Mbytes Page：28 Pages	Single D-Type Flip-Flop With Asynchronous Clear 文件：1.18533 Mbytes 页数：28 Pages	TI 德州仪器	TI
74LVC1G175DBVTG4	文件：1.18533 Mbytes Page：28 Pages	Single D-Type Flip-Flop With Asynchronous Clear 文件：1.18533 Mbytes 页数：28 Pages	TI 德州仪器	TI
74LVC1G175DCKRG4	文件：1.18533 Mbytes Page：28 Pages	Single D-Type Flip-Flop With Asynchronous Clear 文件：1.18533 Mbytes 页数：28 Pages	TI 德州仪器	TI
74LVC1G175DCKTG4	文件：1.18533 Mbytes Page：28 Pages	Single D-Type Flip-Flop With Asynchronous Clear 文件：1.18533 Mbytes 页数：28 Pages	TI 德州仪器	TI
74LVC1G175GV-Q100	文件：221.12 Kbytes Page：13 Pages	丝印：75；Package：SC-74；Single D-type flip-flop with reset; positive-edge trigger 文件：221.12 Kbytes 页数：13 Pages	NEXPERIA 安世	NEXPERIA
74LVC1G175GW.125	文件：139.87 Kbytes Page：20 Pages	Single D-type flip-flop with reset; positive-edge trigger 文件：139.87 Kbytes 页数：20 Pages	恩XP	恩XP
74LVC1G175GW-Q100	文件：221.12 Kbytes Page：13 Pages	丝印：YT；Package：SC-88；Single D-type flip-flop with reset; positive-edge trigger 文件：221.12 Kbytes 页数：13 Pages	NEXPERIA 安世	NEXPERIA
74LVC1G175-Q100	文件：221.12 Kbytes Page：13 Pages	Single D-type flip-flop with reset; positive-edge trigger 文件：221.12 Kbytes 页数：13 Pages	NEXPERIA 安世	NEXPERIA
74LVC1G175GM	文件：300 bytes Page：1 Pages	Single D-type flip-flop with reset; positive-edge trigger The 74LVC1G175 is a low-power, low-voltage single positive edge triggered D-type flip-flop with individual data (D) input, clock (CP) input, master reset (MR) input, and Q output.\n The master reset (MR) is an asynchronous active LOW input and operates independently of the clock input. Informatio • Wide supply voltage range from 1.65 V to 5.5 V\n• 5 V tolerant inputs for interfacing with 5 V logic\n• High noise immunity\n• Complies with JEDEC standard:• JESD8-7 (1.65 V to 1.95 V)\n• JESD8-5 (2.3 V to 2.7 V)\n• JESD8B/JESD36 (2.7 V to 3.6 V).\n\n• ESD protection:• HBM JESD22-A114F exceeds 200;	Nexperia 安世	Nexperia
74LVC1G175GN	文件：300 bytes Page：1 Pages	Single D-type flip-flop with reset; positive-edge trigger The 74LVC1G175 is a low-power, low-voltage single positive edge triggered D-type flip-flop with individual data (D) input, clock (CP) input, master reset (MR) input, and Q output.\n The master reset (MR) is an asynchronous active LOW input and operates independently of the clock input. Informatio • Wide supply voltage range from 1.65 V to 5.5 V\n• 5 V tolerant inputs for interfacing with 5 V logic\n• High noise immunity\n• Complies with JEDEC standard:• JESD8-7 (1.65 V to 1.95 V)\n• JESD8-5 (2.3 V to 2.7 V)\n• JESD8B/JESD36 (2.7 V to 3.6 V).\n\n• ESD protection:• HBM JESD22-A114F exceeds 200;	Nexperia 安世	Nexperia

技术参数

Product status：
Production
V_CC (V)：
1.65 - 5.5
Logic switching levels：
CMOS/LVTTL
Output drive capability (mA)：
+/- 32
t_pd (ns)：
3.1
f_max (MHz)：
300
Power dissipation considerations：
low
T_amb (Cel)：
-40~125
R_th(j-a) (K/W)：
291
Ψ_th(j-top) (K/W)：
6.6
R_th(j-c) (K/W)：
145
Package name：
XSON6

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更多74LVC1G175供应商更新时间2026-2-3 14:03:00

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