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74AHC1G79GW	文件：83.59 Kbytes Page：12 Pages	Single D-type flip-flop; positive-edge trigger DESCRIPTION The 74AHC1G/AHCT1G79 is a high-speed Si-gate CMOS device. The 74AHC1G/AHCT1G79 provides a single positive-edge triggered D-type flip-flop. Information on the data input is transferred to the Q output on the LOW-to-HIGH transition of the clock pulse. The D input must be stable one 文件：83.59 Kbytes 页数：12 Pages	PHI PHI	PHI
74AHC1G79GW-Q100	文件：218.37 Kbytes Page：12 Pages	丝印：AP；Package：TSSOP5；Single D-type flip-flop; positive-edge trigger 1. General description The 74AHC1G79-Q100; 74AHCT1G79-Q100 is a single positive-edge triggered D-type flip-flop. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-flop and appear at the Q output. Inputs are overvo 文件：218.37 Kbytes 页数：12 Pages	NEXPERIA 安世	NEXPERIA
74AHC1G79GW-Q100	文件：242.38 Kbytes Page：13 Pages	丝印：AP；Package：TSSOP5；Single D-type flip-flop; positive-edge trigger 1. General description The 74AHC1G79-Q100; 74AHCT1G79-Q100 is a single positive-edge triggered D-type flip-flop. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-flop and appear at the Q output. Inputs are overvo 文件：242.38 Kbytes 页数：13 Pages	NEXPERIA 安世	NEXPERIA
74AHC1G79-Q100	文件：242.38 Kbytes Page：13 Pages	Single D-type flip-flop; positive-edge trigger 1. General description The 74AHC1G79-Q100; 74AHCT1G79-Q100 is a single positive-edge triggered D-type flip-flop. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-flop and appear at the Q output. Inputs are overvo 文件：242.38 Kbytes 页数：13 Pages	NEXPERIA 安世	NEXPERIA
74AHC1G79-Q100_V01	文件：242.38 Kbytes Page：13 Pages	Single D-type flip-flop; positive-edge trigger 1. General description The 74AHC1G79-Q100; 74AHCT1G79-Q100 is a single positive-edge triggered D-type flip-flop. Data at the D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-flop and appear at the Q output. Inputs are overvo 文件：242.38 Kbytes 页数：13 Pages	NEXPERIA 安世	NEXPERIA
74AHC1G79GV	文件：82.92 Kbytes Page：12 Pages	Single D-type flip-flop; positive-edge trigger 文件：82.92 Kbytes 页数：12 Pages	恩XP	恩XP
74AHC1G79GV-Q100	文件：721.92 Kbytes Page：14 Pages	丝印：cp；Package：SC-74A；Single D-type flip-flop; positive-edge trigger 文件：721.92 Kbytes 页数：14 Pages	NEXPERIA 安世	NEXPERIA
74AHC1G79GW	文件：82.92 Kbytes Page：12 Pages	Single D-type flip-flop; positive-edge trigger 文件：82.92 Kbytes 页数：12 Pages	恩XP	恩XP
74AHC1G79GW125	文件：82.92 Kbytes Page：12 Pages	Single D-type flip-flop; positive-edge trigger 文件：82.92 Kbytes 页数：12 Pages	恩XP	恩XP
74AHC1G79GW-Q100	文件：721.92 Kbytes Page：14 Pages	丝印：ap；Package：TSSOP5；Single D-type flip-flop; positive-edge trigger 文件：721.92 Kbytes 页数：14 Pages	NEXPERIA 安世	NEXPERIA

技术参数

VCC (V)：
2.0 - 5.5
Logic switching levels：
CMOS
Output drive capability (mA)：
± 8
tpd (ns)：
3.5
fmax (MHz)：
90
Power dissipation considerations：
low
Tamb (°C)：
-40~125
Rth(j-a) (K/W)：
272
Ψth(j-top) (K/W)：
64.5
Rth(j-c) (K/W)：
170
Package name：
TSOP5

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