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4nm芯片再现功耗问题,先进制程芯片如何破解漏电“魔咒”

更新时间:2022-5-19 11:45:00
摘要: 近日,多款采用4nm制程芯片的手机,被用户吐槽存在发热量高和功耗高等方面的问题。据了解,此次涉嫌功耗过热的三款顶级手机芯片,分别是高通骁龙8 Gen
近日,多款采用4nm制程芯片的手机,被用户吐槽存在发热量高和功耗高等方面的问题。据了解,此次涉嫌功耗过热的三款顶级手机芯片,分别是高通骁龙8 Gen 1、三星Exynos 2200、联发科天玑9000,均为目前各厂商高端芯片的代表。同时,天玑9000的生产商为台积电,Exynos 2200和骁龙 8 Gen 1的生产商三星,为排名前两位的芯片代工制造商。

去年年初,5nm芯片就因发热问题被频频吐槽,如今4nm芯片再度陷入同样的困境:先进工艺制程芯片存在漏电流问题,导致发热量过高,似乎已经成为一种“魔咒”,是芯片制程工艺最大障碍之一。芯片的工艺制程仍在不断延伸,未来如何有效破解漏电“魔咒”已经成为整个芯片制造领域的努力方向。

短沟道效应带来的挑战

一般情况下,根据登纳徳缩放比例定律,随着芯片尺寸的缩小,所需的电压和电流也会下降,由于功耗会受电压和电流的影响,当制程工艺提升、电压和电流随之下降时,其芯片产生的功耗也会降低。台积电表示,与7nm工艺相比,同样性能下5nm工艺的功耗降低30%,同样的功耗下则性能提升了15%。

然而,随着芯片制程进入5nm,却频频出现功耗过高的问题。北京超弦存储器研究院执行副院长、北京航空航天大学兼职博导赵超认为,短沟道效应是造成4nm、5nm等先进工艺出现功耗问题的主要原因之一,也成为了先进制程发展中最大的阻碍。

半导体制造中,集成电路的尺寸随着摩尔定律的发展而持续缩小,沟道长度也相应地缩短,这就导致了沟道管中的S和D(源和漏)的距离越来越短。因此栅极对沟道的控制能力变差,这就意味着栅极电压夹断沟道的难度变大,即产生短沟道效应,从而出现严重的电流泄露(漏电)现象,最终让芯片的发热和耗电失控。

“5nm、4nm芯片所采用的都是FinFET(鳍式场效应晶体管)结构。FinFET结构在芯片制程进入28nm后,相比较于平面MOSFET器件结构,具有更强的栅极控制能力,FinFET结构可通过增加栅极与沟道的接触面积,来增强对导电沟道的控制。沟道接触面积的增长,可以从一定程度上缓解短沟道效应,从而将芯片制程继续延伸。然而,随着芯片制程逐渐延伸到5nm及5nm以下,采用FinFET结构先进制程的芯片,也出现了短沟道效益造成漏电现象。这也与FinFET本身的结构有关。FinFET所采用的是三面栅的结构,并非四面环绕式的结构,其中一个方向没有栅极的包裹。随着芯片制程的不断减小,FinFET三面栅的结构对于漏电的控制能力也在逐渐减弱,造成芯片再次出现功耗问题。”赵超表示。

如何破解漏电“魔咒”?

未来芯片制程仍将继续向3nm甚至2nm延伸,人们也在积极考虑如何解决漏电流所导致的功耗与发热问题,包括更换新材料、采用新架构——GAA(环绕式栅极)结构等,以期打破长久以来存在的漏电“魔咒”。

在材料方面,赵超介绍,采用具有高介电常数的栅介质材料替代原本的二氧化硅材料,可有效解决短沟道效应造成栅极漏电的问题。而二氧化铪属于高介电常数的材料,以二氧化铪来替代二氧化硅作为栅介质材料,可有效提高介电常数,减少漏电情况,并有效增加电容荷电的能力。

同时,随着芯片制程的延伸,采用四面环栅结构的GAA技术逐渐受到更多地关注。复旦大学微电子学院副院长周鹏表示,相较于三面围栅的FinFET结构,GAA技术的四面环栅结构可以更好地抑制漏电流的形成以及增大驱动电流,进而更有利于实现性能和功耗之间的有效平衡。因此,GAA技术在5nm之后更小的制程中,更受到业界的普遍认可和青睐。

然而,无论是新材料,还是GAA技术,都难以在短时间内解决问题。有研究人员发现,若想在碳纳米管晶体管中使用二氧化铪来替代二氧化硅成为栅极电介质材料,二氧化铪同样难以在所需的薄层中形成高介电常数的电介质。

GAA结构的量产实现同样困难重重。据了解,近期三星采用GAA结构打造的3nm芯片,良率仅在10%~20%之间。而台积电在其第一代3nm制程中仍将保持采用FinFET工艺。

“在半导体领域当中,任何一种技术的转换或更迭,往往需要经历多年的试错和改进,GAA结构虽然在5nm以下的制程中,具有较为明显的优势,但其最终能否实现预期的高性能和低功耗,还取决于其制程中所面临的技术难题能否被一一攻克。”周鹏说。

4nm并非噱头

对于此次4nm芯片出现功耗问题,也有消费者质疑,4nm是否只是一个商业噱头?4nm与5nm技术实则并无太大差异,否则为何高功耗、高发热的问题依然如故?

一般而言,对于芯片工艺的名称数字,是以0.7倍为节奏演进的,例如,14nm工艺之后,完整的工艺迭代应当是10nm(14nm x0.7≈10nm),10nm之后是7nm,7nm之后是5nm。若按此规则演进,5nm后究竟应该是4nm还是3nm,在四舍五入规则下似乎并不明确。但在代工厂的约定俗成下,5nm的完整工艺迭代应为3nm。因此,4nm应当属于5nm和3nm的过渡工艺,其角色定位与此前推出的8nm(10nm和7nm的过渡工艺)、6nm(7nm和5nm的过渡工艺)类似。在各代工厂3nm工艺纷纷延后的情况下,4nm出现的价值似乎在于填补这一时间内的市场空白。

然而,这并不意味着4nm工艺等同于5nm。4nm工艺虽然不属于5nm工艺的“完整迭代”,但也是“同代演进”。台积电曾承诺,其最新4nm工艺,比5nm的性能提升11%,能效提高22%。

对此有专家解释,造成4nm工艺芯片出现功耗问题的因素有很多,难以一概而论。架构、器件等都是会影响芯片最终性能的因素。同样被称为4nm工艺芯片,台积电和三星的芯片工艺细节也大为不同。随着摩尔定律的不断演进,芯片尺寸的缩小幅度已经非常有限,这已经不能成为衡量芯片工艺制程演进的唯一标准。

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