MT48LC16M16A2P-6AIT:G特点• PC66- ， PC100-和PC133兼容•完全同步;所有信号上注册系统时钟的上升沿，•内部流水线操作;可以列地址可以改变每个时钟周期•内部银行隐藏行存取/预充电•可编程突发长度： 1 ， 2 ， 4 ， 8 ，或整页•自动预充电，主要包括并发AUTO预充电和自动刷新模式•自刷新模式• 64毫秒， 8192周期刷新• LVTTL兼容的输入和输出•单+ 3.3V ± 0.3V电源
概述256MB的SDRAM是高速CMOS ，包含动态随机存取存储器268435456位。它是在内部配置为四核银行DRAM与同步接口（所有信号被登记在时钟信号的上升沿，则CLK ） 。每X4的67,108,864位银行是奥尔加认列之为8,192行通过2048列由4比特。每X8的67,108,864位银行是奥尔加认列之为8,192行通过1024列由8位。每在X16的67,108,864位银行的组织结构8,192行了512列16位。读取和写入访问到SDRAM是迸发导向;存取开始在一个选定的位置和反对tinue的位置在一个亲一个设定的号码编程序列。访问开始与registra-一个活跃的命令，然后后面的灰读或写命令。地址位寄存器羊羔暗合了ACTIVE命令使用选择银行和行访问（ BA0 ， BA1选择银行; A0 - A12选择行） 。地址位注册暗合了读或写的COM命令是用来选择起始列位置对于突发的访问。在SDRAM提供了可编程只读或的1 ，2，4 ，或8个位置，或全写入脉冲串长度页面上，一阵终止选项。自动预充电功能可被使能，以提供一个自定时排预充电是在脉冲结束时启动的SE-quence 。256MB的SDRAM采用内部管线AR-构以实现高速操作。这AR-民族形式与预取的2n个规则兼容体系结构，但它也可以使列地址到在每个时钟周期被改变，以实现高速，完全随机访问。预充电一家银行在访问其他三家银行的人会隐藏预充电周期，并提供无缝的，高速度，随机存取操作。256MB的SDRAM设计为3.3V操作内存系统。提供了一种自动刷新模式中，随着节电，省电模式。所有IN-看跌期权和输出是LVTTL兼容。SDRAM的报价在DRAM重大进展能操作阿婷的性能，包括同步系统的能力nously在高数据速率的自动突发数据列地址的产生，对交织的能力之间的内部银行隐藏预充电时间，的能力，随意改变地址栏关于在一个脉冲串存取的每个时钟周期
