HYB18T512160AF-3.7

512 - Mbit的DDR2 SDRAM提供以下主要功能：

• 1.8 V ±0.1 V电源1.8 V± 0.1 V（ SSTL_18 ）

兼容的I / O

• DRAM的组织与/ 4 ， 8和16的数据输出

•双数据速率的架构：每两次数据传输

时钟周期，四个内部银行的并发操作

• CAS延时：3， 4和5

•突发长度： 4和8

•差分时钟输入（ CK和CK ）

•双向，差分数据选通（ DQS和DQS ）是

发送/接收的数据。与读取边缘对齐

数据中心对齐与写入数据。

• DLL对齐DQ和DQS转换时钟

• DQS可以用于单端数据选通信号被禁止

手术

•进入每个时钟上升沿命令，数据和

数据掩码被引用到的DQS的两个边缘

•数据掩码（ DM ），用于写入数据

•中科院发布了可编程的附加延迟更好

指令和数据总线效率

•片外驱动器阻抗调整（ OCD）和开 -

模端接（ ODT）为更好的信号质量。

•自动预充电操作进行读取和写入突发

•自动刷新，自刷新和节能电源 -

断模式

•平均更新周期7.8

µs

在

T

例

低于

85 ℃， 85 ℃和95 ℃的3.9微秒

•支持最高温度自刷新模式

•完整和强度降低数据输出驱动器

• 1K字节的页面大小

×

4 &

×

8 ， 2 K字节页大小

×

16

•无铅封装： P- TFBGA - 60

×

4 &

×

8

组件， P- TFBGA -84进行

×

16组件

•符合RoHS标准的产品