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74AUP1G175	文件：296.09 Kbytes Page：21 Pages	Low-power D-type flip-flop with reset; positive-edge trigger 1. General description The 74AUP1G175 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), master reset (MR) inputs, and Q output. The D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-fl 文件：296.09 Kbytes 页数：21 Pages	NEXPERIA 安世	NEXPERIA
74AUP1G175	文件：92.11 Kbytes Page：26 Pages	Low-power D-type flip-flop with reset; positive-edge trigger 文件：92.11 Kbytes 页数：26 Pages	PHI PHI	PHI
74AUP1G175	文件：110.86 Kbytes Page：20 Pages	Low-power D-type flip-flop with reset; positive-edge trigger 文件：110.86 Kbytes 页数：20 Pages	恩XP	恩XP
74AUP1G175GM	文件：296.09 Kbytes Page：21 Pages	丝印：AT；Package：SOT886；Low-power D-type flip-flop with reset; positive-edge trigger 1. General description The 74AUP1G175 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), master reset (MR) inputs, and Q output. The D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-fl 文件：296.09 Kbytes 页数：21 Pages	NEXPERIA 安世	NEXPERIA
74AUP1G175GN	文件：296.09 Kbytes Page：21 Pages	丝印：AT；Package：SOT1115；Low-power D-type flip-flop with reset; positive-edge trigger 1. General description The 74AUP1G175 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), master reset (MR) inputs, and Q output. The D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-fl 文件：296.09 Kbytes 页数：21 Pages	NEXPERIA 安世	NEXPERIA
74AUP1G175GS	文件：296.09 Kbytes Page：21 Pages	丝印：AT；Package：SOT1202；Low-power D-type flip-flop with reset; positive-edge trigger 1. General description The 74AUP1G175 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), master reset (MR) inputs, and Q output. The D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-fl 文件：296.09 Kbytes 页数：21 Pages	NEXPERIA 安世	NEXPERIA
74AUP1G175GW	文件：296.09 Kbytes Page：21 Pages	丝印：AT；Package：SOT363-2；Low-power D-type flip-flop with reset; positive-edge trigger 1. General description The 74AUP1G175 is a single positive edge triggered D-type flip-flop with individual data (D), clock (CP), master reset (MR) inputs, and Q output. The D-input that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition will be stored in the flip-fl 文件：296.09 Kbytes 页数：21 Pages	NEXPERIA 安世	NEXPERIA
74AUP1G175GF	文件：110.86 Kbytes Page：20 Pages	Low-power D-type flip-flop with reset; positive-edge trigger 文件：110.86 Kbytes 页数：20 Pages	恩XP	恩XP
74AUP1G175GF	文件：92.11 Kbytes Page：26 Pages	Low-power D-type flip-flop with reset; positive-edge trigger 文件：92.11 Kbytes 页数：26 Pages	PHI PHI	PHI
74AUP1G175GM	文件：92.11 Kbytes Page：26 Pages	Low-power D-type flip-flop with reset; positive-edge trigger 文件：92.11 Kbytes 页数：26 Pages	PHI PHI	PHI

技术参数

Product status：
Production
V_CC (V)：
1.1 - 3.6
Logic switching levels：
CMOS
Output drive capability (mA)：
+/- 1.9
t_pd (ns)：
7.4
f_max (MHz)：
70
Power dissipation considerations：
ultra low
T_amb (Cel)：
-40~125
R_th(j-a) (K/W)：
290
Ψ_th(j-top) (K/W)：
6.5
R_th(j-c) (K/W)：
145
Package name：
XSON6

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