高IP3双通道下变频器SMT，集成LO开关，0.7 - 1.0 GHz

HMC683LP6C(E)是一款高线性度、双通道下变频器，集成LO放大器，采用6x6 SMT QFN封装，工作频率为0.7 - 1.0 GHz。 LO驱动为0 dBm时，3G和4G GSM/CDMA应用可以获得+23 dBm的出色输入IP3下变频性能。 采用1 dB (+11 dBm)压缩时，RF端口支持各种输入信号电平。 转换增益典型值为7.5 dB。 60 - 500 MHz的IF频率响应能够满足各种GSM/CDMA接收频率规划要求。 • 高输入IP3： +23 dBm \n• 转换增益： 7.5 dB \n• 低LO驱动： 0 dBm;

ADI

亚德诺

Low Noise, 2:8 Differential Fanout Buffer

文件：924.21 Kbytes 页数：23 Pages

AD

亚德诺

Low Noise, 2:8 Differential Fanout Buffer

文件：924.21 Kbytes 页数：23 Pages

AD

亚德诺

Low Noise, 2:8 Differential Fanout Buffer

文件：924.21 Kbytes 页数：23 Pages

AD

亚德诺

HIGH IP3 DUAL CHANNEL DOWNCONVERTER w/ LO SWITCH, 0.7 - 1.0 GHz

文件：868.29 Kbytes 页数：10 Pages

HITTITE

HIGH IP3 DUAL CHANNEL DOWNCONVERTER w/ LO SWITCH, 0.7 - 1.0 GHz

文件：868.29 Kbytes 页数：10 Pages

HITTITE

低噪声、2:8差分、扇出缓冲器

HMC6832是一款可选输入、2:8差分扇出缓冲器，针对低噪声时钟分发而设计。HMC6832利用低抖动输出实现下游电路的低噪声同步切换，如混频器、模数转换器(ADC)/数模转换器(DAC)、或串行器/解串器(SERDES)器件。该器件能够实现低压正发射极耦合逻辑(LVPECL)或低压差分信号(LVDS)配置，方法是针对LVPECL拉低CONFIG引脚，或者针对伪LVDS拉高或打开（内部拉高）该引脚。\n\n 产品聚焦\n\n 多种输出配置。CONFIG引脚允许用户选择LVPECL或LVDS输出端接 多个电源电压供电。HMC6832 LVPECL端接时采用2.5 V或3.3 • 超低噪底：−165.9 dBc/Hz或−165.2 dBc/Hz（LVPECL或LVDS，2000 MHz）\n• 可配置为LVPECL或伪LVDS输出\n• 2.5 V或3.3 V LVPECL工作电压（LVDS仅为2.5 V）\n• 宽带：工作频率范围：10 MHz至3500 MHz\n• 灵活的输入接口• LVPECL、LVDS、CML和CMOS兼容\n• 交流或直流耦合\n• 片上端接高阻抗50 kΩ分流电阻至VDD和GND\n\n• 多个输出驱动器• 多达8个差分或16个单端LVPECL或LVDS输出\n\n• 通过IN_SEL和CONFIG引脚实现低速数字控制\n• 28引脚、;

ADI

亚德诺

Package：28-VFQFN 裸露焊盘；包装：卷带（TR） 类别：集成电路（IC） 时钟缓冲器，驱动器 描述：IC CLOCK BUFFER 2:8 3.5GHZ 40QFN

AD

亚德诺

Package：40-VFQFN 裸露焊盘；包装：卷带（TR） 类别：RF/IF，射频/中频和 RFID 射频混频器 描述：IC DOWNCONVERTER 2CH 40QFN

AD

亚德诺