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CP705	文件：211.61 Kbytes Page：2 Pages	Small Signal Transistor PNP - High Current Transistor Chip PROCESS DETAILS Process EPITAXIAL PLANAR Die Size 16 x 16 MILS Die Thickness 8.0 MILS Base Bonding Pad Area 3.75 x 3.75 MILS Emitter Bonding Pad Area 3.75 x 3.75 MILS Top Side Metalization 文件：211.61 Kbytes 页数：2 Pages	CENTRAL	CENTRAL
CP705	文件：300 bytes Page：1 Pages	Small Signal Transistor PNP - High Current Transistor Chip	Central	Central
CP705_10	文件：476.14 Kbytes Page：2 Pages	Small Signal Transistor PNP - High Current Transistor Chip 文件：476.14 Kbytes 页数：2 Pages	CENTRAL	CENTRAL
CP705-2N4356-CT	文件：465.81 Kbytes Page：9 Pages	P-Channel JFET Die 文件：465.81 Kbytes 页数：9 Pages	CENTRAL	CENTRAL
CP705-2N4356-CT	文件：530.8 Kbytes Page：9 Pages	PNP - High Voltage Transistor Die 文件：530.8 Kbytes 页数：9 Pages	CENTRAL	CENTRAL
CP705-2N4356-WN	文件：465.81 Kbytes Page：9 Pages	P-Channel JFET Die 文件：465.81 Kbytes 页数：9 Pages	CENTRAL	CENTRAL
CP705-2N4356-WN	文件：530.8 Kbytes Page：9 Pages	PNP - High Voltage Transistor Die 文件：530.8 Kbytes 页数：9 Pages	CENTRAL	CENTRAL
CP705-BC327-25-CT	文件：465.81 Kbytes Page：9 Pages	P-Channel JFET Die 文件：465.81 Kbytes 页数：9 Pages	CENTRAL	CENTRAL
CP705-BC327-25-CT	文件：530.8 Kbytes Page：9 Pages	PNP - High Voltage Transistor Die 文件：530.8 Kbytes 页数：9 Pages	CENTRAL	CENTRAL
CP705-BC327-40-CT	文件：465.81 Kbytes Page：9 Pages	P-Channel JFET Die 文件：465.81 Kbytes 页数：9 Pages	CENTRAL	CENTRAL

技术参数

Case：
Chip_Packaging
Configuration/ Description：
Bare die 31.100 X 31.100
Polarity：
PNP
IC MAX：
500mA
PD MAX：
625mW
VCEO MAX：
45V
hFE MIN：
160
hFE MAX：
400
@VCE：
1V
VCE(SAT) MAX：
0.7V
@IC：
500mA
@IB：
50mA
Cob TYP：
10pF
fT MIN：
80MHz

供应商	型号	品牌	批号	封装	库存	备注	价格
现代芯城（深圳）科技有限公司	CP7050-25.000-2.5-25-X-T-TR		26+	N/A	46000	一级代理-主营优势-实惠价格-不悔选择	询价
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