CMOS Quad Clocked D Latch

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CMOS 四路时钟控制“D”锁存器

CD4042B types contain four latch circuits, each strobed by a common clock. Complementary buffered outputs are available from each circuit. The impedance of the n- and p-channel output devices is balanced and all outputs are electrically identical.\n\n Information present at the data input is transfe • Clock polarity control\n• Common Clock\n• Standardized, symmetrical output characteristics\n• Maximum input current of 1 µA at 18 V over full package-temperature range; 100 nA at 18 V and 25°C\n• Noise margin (full package-temperature range) =         1 V at VDD = 5 V         2 V at VDD = 10 V   ;

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CMOS Quad D Latch, Clocked

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Renesas

瑞萨

Package：16-SOIC（0.154"，3.90mm 宽）；包装：卷带（TR）剪切带（CT）Digi-Reel® 得捷定制卷带 类别：集成电路（IC） 锁存器 描述：IC QUAD CLOCKED D LATCH 16SOIC

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Package：16-SOIC（0.154"，3.90mm 宽）；包装：卷带（TR） 类别：集成电路（IC） 锁存器 描述：IC QUAD CLOCKED D LATCH 16-SOIC

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