ADC12xJ1600 Quad, Dual, or Single Channel 1.6-GSPS, 12-Bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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Dual-channel, 12-bit, 1.6-GSPS ADC with JESD204C interface and integrated sample clock generator

ADC12xJ1600 is a family of quad, dual and single channel, 12-bit, 1.6 GSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the ADC12xJ1600 ideally suited for a variety of multi-channel communications and test systems.\n\nFull-power input band • ADC Core: \n• Maximum sampling rate: 1.6 GSPS\n• Internal dither reduces high-order harmonics\n• Performance specifications (–1 dBFS): \n• ENOB (100 MHz): 9.1 Bits\n• Noise floor (–20 dBFS): –147 dBFS\n• Full-scale input voltage: 800 mVPP-DIFF \n• JESD204C Serial data interface: \n• Maximum baud-r;

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丝印：ADC12DJ16；Package：FCBGA；ADC12xJ1600 Quad, Dual, or Single Channel 1.6-GSPS, 12-Bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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丝印：ADC12DJ16Q1；Package：FCBGA；ADC12xJ1600-Q1 Quad/Dual/Single Channel, 1.6-GSPS, 12-bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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丝印：ADC12DJ16；Package：FCBGA；ADC12xJ1600 Quad, Dual, or Single Channel 1.6-GSPS, 12-Bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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丝印：ADC12DJ16Q1；Package：FCBGA；ADC12xJ1600-Q1 Quad/Dual/Single Channel, 1.6-GSPS, 12-bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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ADC12xJ1600-Q1 Quad/Dual/Single Channel, 1.6-GSPS, 12-bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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ADC12xJ1600-Q1 Quad/Dual/Single Channel, 1.6-GSPS, 12-bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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ADC12xJ1600 Quad, Dual, or Single Channel 1.6-GSPS, 12-Bit, Analog-to-Digital Converter (ADC) with JESD204C Interface

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具有 JESD204C 接口和集成采样时钟发生器的汽车类 2 通道、12 位、1.6GSPS ADC

ADC12xJ1600-Q1 是一系列 12 位、1.6GSPS 四通道/双通道/单通道模数转换器 (ADC)，由于具有低功耗、高采样率和 12 位分辨率等特性，因此非常适用于光检测和测距（激光雷达）系统。ADC12xJ1600-Q1 符合汽车应用标准。\n\n6GHz 的全功率输入带宽 (-3dB) 为调频连续波 (FMCW) 激光雷达系统提供平坦的频率响应，并为基于脉冲的系统提供窄脉冲响应。全功率输入带宽还支持 L 频带和 S 频带直接射频采样。\n\n包含许多时钟功能以放宽系统硬件要求，例如带有集成压控振荡器 (VCO) 的内部锁相环 (PLL)，用于生成采样时钟。提供了四个时钟输出，以 • 符合面向汽车应用的 AEC-Q100 标准： \n• ADC 内核： \n• 最大采样率：1.6GSPS\n• 内部抖动可减少高次谐波\n• 性能规格 (–1dBFS)： \n• ENOB (100MHz)：9.1 位\n• 本底噪声 (–20dBFS)：-147dBFS\n• 满量程输入电压：800mVPP-DIFF \n• JESD204C 串行数据接口： \n• 最大波特率：17.16Gbps\n• 子类 1 支持确定性延迟\n• 可选的内部采样时钟生成 \n• SYSREF 窗口可简化同步\n• FPGA 或相邻 ADC 的参考时钟\n• 脉冲系统的时间戳输入和输出\n• 四通道：;

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