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UR5596L-S08-R	文件：202.38 Kbytes Page：11 Pages	MOS IC DESCRIPTION The UTC UR5596 is a linear bus termination regulator and designed to meet JEDEC SSTL-2(Stub-Series Terminated Logic) specifications for termination of DDR-SDRAM. It also can be used in SSTL-3 or HSTL (High-Speed Transceiver Logic) scheme. The device contains a high-speed OP AMP to pro 文件：202.38 Kbytes 页数：11 Pages	UTC 友顺	UTC
UR5596L-S08-T	文件：202.38 Kbytes Page：11 Pages	MOS IC DESCRIPTION The UTC UR5596 is a linear bus termination regulator and designed to meet JEDEC SSTL-2(Stub-Series Terminated Logic) specifications for termination of DDR-SDRAM. It also can be used in SSTL-3 or HSTL (High-Speed Transceiver Logic) scheme. The device contains a high-speed OP AMP to pro 文件：202.38 Kbytes 页数：11 Pages	UTC 友顺	UTC
UR5596L-S08-R	文件：219.14 Kbytes Page：12 Pages	DDR TERMINATION REGULATOR 文件：219.14 Kbytes 页数：12 Pages	UTC 友顺	UTC
UR5596L-S08-R	文件：223.86 Kbytes Page：12 Pages	DDR TERMINATION REGULATOR 文件：223.86 Kbytes 页数：12 Pages	UTC 友顺	UTC
UR5596L-S08-T	文件：223.86 Kbytes Page：12 Pages	DDR TERMINATION REGULATOR 文件：223.86 Kbytes 页数：12 Pages	UTC 友顺	UTC
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UR5596L-SH2-R	文件：223.86 Kbytes Page：12 Pages	DDR TERMINATION REGULATOR 文件：223.86 Kbytes 页数：12 Pages	UTC 友顺	UTC
UR5596L-SH2-T	文件：223.86 Kbytes Page：12 Pages	DDR TERMINATION REGULATOR 文件：223.86 Kbytes 页数：12 Pages	UTC 友顺	UTC

详细参数

型号：
UR5596L
制造商：
UTC-IC
制造商全称：
UTC-IC
功能描述：
DDR TERMINATION REGULATOR

供应商	型号	品牌	批号	封装	库存	备注	价格
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