HI3516D价格咨询
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HI356D主要特点编辑
处理器内核
ARM Cortex A9@Max. 800MHz
− 32KB L1 I-Cache，32KB L1 D-Cache
− 256KB L2 Cache
视频编码
H.264 Baseline Profile 编码
H.264 Main Profile 编码
H.264 High profile 编码
MPEG4 SP 编码
MJPEG/JPEG Baseline 编码
视频编码处理性能
H.264 编码可支持最大分辨率为1600 万像素
H.264&JPEG 多码流实时编码能力：
− 1080P@30fps+D1@30fps+CIF@30fps+QVGA@30fps+1080P JPEG抓拍1fps
− 720P@60fps+D1@30fps+CIF@30fps+QVGA@30fps+720P JPEG抓拍1fps
支持JPEG 抓拍3M Pixels@15fps～16M Pixels@2fps
支持MPEG4 SP 编码，支持最大分辨率960H
CBR/VBR/ABR 码率控制，16kbit/s～40Mbit/s
编码帧率支持1/16～60fps
支持对感兴趣区域（ROI）编码功能
提供彩转灰编码功能
智能视频分析
集成智能分析加速引擎，支持智能运动侦测、周界防范、人脸检测、视频诊断等多种智能分析应用
视频与图形处理
支持de-interlace、图像增强、边缘增强、3D 去噪等前处理功能
支持视频、图形输出抗闪烁处理
支持视频1/16～8x 缩放功能
支持图形1/2～2x 缩放功能
8 个区域的编码前处理OSD 叠加
2 层（视频层、图形层1）视频后处理硬件图像叠加
ISP
支持3A 功能，3A 的控制用户可调节
支持WDR、强光抑制、背光补偿、gamma、色彩增强
支持坏点校正、去噪、数字防抖
提供ISP 相关API，可供客户调节ISP 效果
提供 PC 端sensor 与ISP tuning tools音频编解码
通过软件实现多协议语音编解码
协议支持G.711、ADPCM、G.726
支持回波抵消功能
安全引擎
硬件实现AES/DES/3DES 多种加解密算法
数字水印技术
视频接口
输入
− 支持支持8/10/12/14/16 bit RGB Bayer输入,时钟频率最高150MHz
− 支持BT.601
− 支持BT.656
− 支持BT.1120协议输入，支持内嵌同步，外置同步两种模式
− 支持与SONY 、Aptina、OV、Altasens等主流高清CMOS对接
− 支持与Panasonic、Sharp 高清CCD模组对接
− 支持与960H CCD sensor模组对接
− 支持16M@2fps;5M@5fps；3M@15fps
− 1080P@30fps；720P@60fps视频输入能力
− 提供2个输入接口，仅1个接口集成ISP功能；支持双sensor输入
输出
− 支持1路CVBS输出，同时提供1个BT.656输出
− 提供1个BT.1120视频输出接口，用于外扩HDMI或SDI接口，最高性能1080P@30fps
音频接口
2 个标准IIS接口
集成1 个Audio codec，支持8/16bit 语音输入和输出
支持通过IIS接口外接Audio codec，支持8/16bit语音输入和输出
外围接口
4 个UART 接口
IR接口、IIC接口、SPI主从接口、GPIO接口、PWM接口
1 个PCIe 1.1 接口，支持EP/RC
2 个SDIO3.0 接口，最大支持32GB
2 个USB 2.0 HOST 接口，支持Hub 功能
GMAC 接口，支持RGMII 和MII 模式；支持10/100Mbit/s 全双工或半双工模式，1000M 全双工模式
外部存储器接口
DDR2/3 SDRAM 接口
− 32/16bit DDR2/DDR3@500MHz
− 最大容量支持1GB
SPI Nor Flash 接口
− 1、2、4bit SPI Nor Flash
NAND Flash 接口
− 8bit数据位宽
− 支持SLC、MLC；
− 1、4、8、24bit ECC
− 支持8GB以上容量器件
可选择从Nor Flash 或NAND Flash 启动
SDK
提供基于Linux 2.6.35 SDK 包
提供H.264 的高性能PC 解码库
芯片物理规格
功耗
− 1200mW典型功耗
− 支持多级省电模式
工作电压
− 内核电压为1.0V
− IO电压为3.3V/PCI-e 2.5V，容限电压为5V
− DDR2/3 SDRAM接口电压为1.8/1.5V
− 工作环境温度为-20℃～+70℃
封装
− FC-CSP封装, 416 pin
− 0.65mm管脚间距
− 15mm×15mm封装大小
HI356D 是HI356A的COST DOWN版本
Hi3518 硬件设计 用户指南 1
原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司
1-3 Hi3518可以通过TEST_MODE管脚选择正常和测试两种工作模式，具体说明如表1-2所示。 表1-2 TEST_MODE模式说明
TEST_MODE 模式说明 0 Hi3518正常工作模式。 1 Hi3518处于测试模式，此时可进行芯片DFT
测试。
JTAG连接方式及标准连接器管脚定义如图1-3所示。 图1-3 JTAG连接方式及标准连接器管脚定义
Hi3518 TCK TMSTRSTN FUNSEL0TDO TESTMODE0 TDI TCK TMSTRST TDOTDIJTAG +3.3V 4.7k 4.7k 4.7k 1k 10k 1.1.4 Hi3518硬件初始化系统配置电路 Hi3518A支持SPI Flash、NAND Flash两种种启动模式，支持多种NAND Flash规格。Hi3518C仅支持SPI Flash启动模式。Hi3518硬件初始化的过程中需要根据不同的需求进行硬件配置。单板上通过上、下拉电阻实现。硬件配置信号描述如下表1-3所示。 表1-3 信号描述
信号名 方向 说明 JTAG_EN I JTAG debug选择。 0：Disable JTAG； 1：Enable JTAG。 Dr aft
Hi3518 硬件设计 用户指南 1
原理图设计建议
文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-4 信号名 方向说明 BOOT_SEL I 启动模式选择。 0：SPI FLASH； 1：NAND FLASH。 注意：Hi3518C必须将BOOT_SEL选择为0；因为 它没有NAND FLASH启动模式。 NF_BOOT_PIN[4:0] I NAND类型选择。 00001：Page size 2k Bytes; ECC 1 bit;Block size:64 pages 00011：Page size 2k Bytes; ECC 4 bit;Block size:64 pages 00101：Page size 2k Bytes; ECC 24 bit;Block size:64 pages 00110：Page size 2k Bytes; ECC 1 bit;Block size:64 pages 01000：Page size 4k Bytes; ECC 4 bit;Block size:128 pages 01001：Page size 4k Bytes; ECC 4 bit;Block size:64 pages 01010：Page size 2k Bytes; ECC 4 bit;Block size:64 pages 01011：Page size 4k Bytes; ECC 24 bit;Block size:128 pages 01101：Page size 8k Bytes; ECC 24 bit;Block size:128 pages 10000：Page size 8k Bytes; ECC 24 bit;Block size:64 pages 10001：Page size 4k Bytes; ECC 24 bit;Block size:64 pages 10011：Page size 4k Bytes; ECC 1 bit;Block size:64 pages 10101：Page size 2k Bytes; ECC 4 bit;Block size:128 pages 11001：Page size 2k Bytes; ECC 24 bit;Block size:128 pages SFC_ADDR_MODE I SFC地址长度选择。 0：3 Byte； 1：4 Byte。 Dr aft
Hi3518 硬件设计 用户指南 1
原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司
1-5 1.1.5 DDR电路设计 1.1.5.1 接口介绍 DDRC接口支持DDR2，接口电平标准为SSTL-18，也支持DDR3标准接口，接口电平标准为SSTL-15。 Hi3518 DDRC有如下特点： z 提供1个DDRC接口；Hi3518A DDRC具备1个DDRn SDRAM片选，Hi3518C无片选信号；支持数据总线位宽为16bit/8bit；Hi3518A地址总线位宽为14bit，Hi3518C则为13bit。 z DDR2时，DDRC接口支持：16bit DDR2，器件最大容量Hi3518A为2Gb =256MB，Hi3518C为1Gb=128MB；DDR时钟频率：300MHz -440MHz。 z DDR3时，DDRC接口支持：16bit DDR3，器件最大容量Hi3518A为2Gb =256MB，Hi3518C为1Gb=128MB；DDR时钟频率：300MHz -440MHz。 1.1.5.2 DDR拓扑结构 Hi3518典型外接DDR3 SDRAM拓扑结构如图1-4所示。典型外接DDR2 SDRAM拓扑结构如图1-5所示。以单个DDRC接口为例。 图1-4 Hi3518与DDR3的拓扑结构图
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