AD9524提供低功耗、多路输出时钟分配功能，具有低抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为3.6 GHz至4.0 GHz。AD9524旨在满足长期演进(LTE)和多载波GSM基站设计的时钟要求。它依靠外部VCXO清除参考抖动，以满足严格的低相位噪声要求，从而获得可接受的数据转换器信噪比(SNR)性能。输入接收器、振荡器和零延迟接收器支持单端和差分两种操作。当连接到恢复的系统参考时钟和VCXO时，器件产生1 MHz至1 GHz范围内的6路低噪声输出，以及一路来自PLL1的专用缓冲输出。一路时钟输出相对于另一路时钟输出的频率和相位可通过分频器相位选择功能改变，该功能用作无抖动的时序粗调，其调整增量相当于VCO输出信号的周期。通过串行接口可以对封装内EEPROM进行编程，以便存储用于上电和芯片复位的用户定义寄存器设置。
特点和优势
输出频率：<1 MHz至1 GHz
启动频率精度：<±100 ppm（由VCXO参考精度决定）
零延迟操作
输入至输出边沿时序：<±150 ps
6路输出：可配置为LVPECL、LVDS、HSTL和LVCMOS
6个具有零抖动可调延迟的专用输出分频器
可调延迟：63个分辨率步进，步长等于VCO输出分频器的½周期
输出间偏斜：<±50 ps
针对奇数分频器设置提供占空比校正
上电时所有输出自动同步
非易失性EEPROM存储配置设置
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