PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER

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通过超小偏斜实现时钟分配且频率高达 1100MHz 的 1:10 LVDS 时钟缓冲器

The CDCLVD110A clock driver distributes one pair of differential LVDS clock inputs (either CLK0 or CLK1) to 10 pairs of differential clock outputs (Q0 to Q9) with minimum skew for clock distribution. The CDCLVD110A is specifically designed to drive 50-Ω transmission lines.When the control enable is • Low-Output Skew CC Range: 2.5 V ±5%\n• Typical Signaling Rate Capability of Up to 1.1 GHz\n• Configurable Register (SI/CK) Individually Enables Disables Outputs, Selectable CLK0, CLK0 or CLK1, CLK1 Inputs\n• Full Rail-to-Rail Common-Mode Input Range\n• Receiver Input Threshold: ±100 mV\n• Avai;

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