FEATURES

• Eleven differential 3.3V LVPECL outputs

• Differential reference clock input pair

• REF_CLK, nREF_CLK pair can accept the following differential

input levels: LVPECL, LVDS, LVHSTL, SSTL, HCSL

• Maximum output frequency: 700MHz

• Maximum reference clock input frequency: 200MHz

• VCO range: 250MHz - 700MHz

• Accepts any single-ended input signal with a resistor bias

on nCLK input

• External feedback for zero delay capabilitiy

• Output skew: 70ps (maximum)

• Cycle-to-cycle jitter: 65ps (maximum)

• Full 3.3V operating supply

• 0°C to 70°C ambient operating temperature

• Available in lead-free RoHS compliant package

8731CY-01LF属于集成电路（IC） > 时钟发生器，PLL，频率合成器。瑞萨科技有限公司制造生产的8731CY-01LF时钟发生器，PLL，频率合成器时钟发生器、PLL 和频率合成器集成电路 (IC) 可为逻辑器件提供参考信号的稳定定时脉冲，这些器件包括计算机、微控制器、数据通信系统和图形/视频发生器。这些集成电路可能包括缓冲器、驱动器、分频器、倍频器、多路复用器、合成器、扇出分配器和预分频器。