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8745BYI	文件：880.85 Kbytes Page：21 Pages	丝印：ICS8745BYI；Package：LQFP；1:5 Differential-to-LVDS Zero Delay Clock Generator Features • Five differential LVDS outputs designed to meet or exceed the requirements of ANSI TIA/EIA-644 • Selectable differential clock inputs • CLKx, nCLKx pairs can accept the following differential input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL • Output frequency range: 31.25MHz to 700M 文件：880.85 Kbytes 页数：21 Pages	RENESAS 瑞萨	RENESAS
8745BYIT	文件：880.85 Kbytes Page：21 Pages	丝印：ICS8745BYI；Package：LQFP；1:5 Differential-to-LVDS Zero Delay Clock Generator Features • Five differential LVDS outputs designed to meet or exceed the requirements of ANSI TIA/EIA-644 • Selectable differential clock inputs • CLKx, nCLKx pairs can accept the following differential input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL • Output frequency range: 31.25MHz to 700M 文件：880.85 Kbytes 页数：21 Pages	RENESAS 瑞萨	RENESAS
8745BYILF	文件：880.85 Kbytes Page：21 Pages	丝印：ICS8745BYILF；Package：LQFP；1:5 Differential-to-LVDS Zero Delay Clock Generator Features • Five differential LVDS outputs designed to meet or exceed the requirements of ANSI TIA/EIA-644 • Selectable differential clock inputs • CLKx, nCLKx pairs can accept the following differential input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL • Output frequency range: 31.25MHz to 700M 文件：880.85 Kbytes 页数：21 Pages	RENESAS 瑞萨	RENESAS
8745BYILFT	文件：880.85 Kbytes Page：21 Pages	丝印：ICS8745BYILF；Package：LQFP；1:5 Differential-to-LVDS Zero Delay Clock Generator Features • Five differential LVDS outputs designed to meet or exceed the requirements of ANSI TIA/EIA-644 • Selectable differential clock inputs • CLKx, nCLKx pairs can accept the following differential input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL • Output frequency range: 31.25MHz to 700M 文件：880.85 Kbytes 页数：21 Pages	RENESAS 瑞萨	RENESAS

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