Maximum output frequency

文件：1.14229 Mbytes 页数：68 Pages

AD

亚德诺

JESD204B Clock Generator with 14 LVDS/HSTL Outputs

文件：1.20521 Mbytes 页数：67 Pages

AD

亚德诺

提供14路LVDS/HSTL输出的JESD204B/JESD204C时钟发生器

AD9528是一款双级PLL，集成JESD204B/JESD204C SYSREF发生器，可用于多器件同步。第一级锁相环(PLL) (PLL1)通过减少系统时钟的抖动，从而实现输入基准电压调理。第二级PLL (PLL2)提供高频时钟，可实现来自时钟输出驱动器的较低积分抖动以及较低宽带噪声。外部VCXO提供PLL2所需的低噪声基准电压，以满足苛刻的相位噪声和抖动要求，实现可以接受的性能。片内VCO的调谐频率范围为3.450 GHz至4.025 GHz。集成的SYSREF发生器输出单次、N次或连续信号，并与PLL1和PLL2输出同步，以便对齐多个器件的时间。\n\n AD9528产生最高 • 14路输出，可配置为HSTL或LVDS \n• 最大输出频率•6路输出高达1.25 GHz\n• 取决于压控晶体振荡器(VCXO)频率精度（启动频率精度：<±100 ppm）\n• 每路输出均提供专用的8位分频器\n• 微调延迟： 15个步进，分辨率为31 ps\n• 典型输出间偏斜： 20 ps \n• 针对奇数分频器设置提供占空比校正\n• 输出12和输出13，上电时VCXO输出 \n• 绝对输出抖动： <160 fS（122.88 MHz时） \n• 数字锁频检测;

ADI

亚德诺

JESD204B Clock Generator with 14 LVDS/HSTL Outputs

文件：1.20521 Mbytes 页数：67 Pages

AD

亚德诺

Maximum output frequency

文件：1.14229 Mbytes 页数：68 Pages

AD

亚德诺

JESD204B Clock Generator with 14 LVDS/HSTL Outputs

文件：1.20521 Mbytes 页数：67 Pages

AD

亚德诺

JESD204B Clock Generator with 14 LVDS/HSTL Outputs

文件：1.20521 Mbytes 页数：67 Pages

AD

亚德诺

Maximum output frequency

文件：1.14229 Mbytes 页数：68 Pages

AD

亚德诺

包装：盒 功能：时钟发生器 类别：开发板，套件，编程器 评估和演示板及套件 描述：EVAL BOARD FOR AD9528

AD

亚德诺

Package：72-VFQFN 裸露焊盘，CSP；包装：卷带（TR）剪切带（CT）Digi-Reel® 得捷定制卷带 类别：集成电路（IC） 时钟发生器，PLL，频率合成器 描述：IC CLOCK GEN 1.25GHZ VCO 72LFCSP

AD

亚德诺