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UR5596G-S08-R	文件：260.089 Kbytes Page：11 Pages	DDR TERMINATION REGULATOR DESCRIPTION The UTC UR5596 is a linear bus termination regulator and designed to meet JEDEC SSTL-2(Stub-Series Terminated Logic) specifications for termination of DDR-SDRAM. It also can be used in SSTL-3 or HSTL (High-Speed Transceiver Logic) scheme. The device contains a high-speed OP AMP to pro 文件：260.089 Kbytes 页数：11 Pages	UTC 友顺	UTC
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更多UR5596G-S08-R供应商更新时间2025-10-11 15:21:00

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