M88DDR4DB01中文资料M88DDR4DB01  -  Gen1 DDR4 数据缓冲器（DB）芯片数据手册Montage规格书

描述 Description

M88DDR4DB01 是一款带差分选通信号的双 4 位双向 Gen1 DDR4 数据缓冲器芯片，完全符合 JEDEC DDR4DB01 标准，支持 DDR4-1600/1866/2133/2400/2666 和 1.2V VDD 电压。该芯片内置一个双 4 位总线接口，用以连接内存控制器；一个双 4 位 DRAM 接口，可连接两个 4 位 DRAM 芯片；以及一个输入控制总线接口，用以连接 DDR4 寄存缓冲器芯片。
M88DDR4DB01 的所有数据输入均采用伪差分模式，内置电压参考电路。而芯片的所有数据输出脚均端接上拉电源 VDD，经优化可驱动 DDR4 LRDIMM 板上单端或双端终接负载的数据线路。此外，用于采样数据输入的差分数据控制信号 (DQS) 可在芯片内部重新生成，以驱动与芯片相连的内存芯片的数据输出。
M88DDR4DB01 的输入控制信号 BCOM[3:0]、BCKE 和 BODT 由一对时钟输入 CK_t 与 BCK_c 进行采样。同时，该芯片还提供专用的 ZQ 校准引脚以及奇偶校验和顺序错误指示引脚。

特性 Features

完全符合 JEDEC DDR4DB01 标准
支持 DDR4 数据 (DQ) 信号双向重定时和 1: 1 再驱动
支持通过输入时钟重新生成数据控制 (DQS) 信号
DQ 通路内置 FIFO，支持总线接口时域和 DRAM 接口时域解耦
支持最多四个 pakcage rank
总线接口支持 package rank 定时校准
仅支持 4 位 DRAM
内部生成 VrefDQ，并可对总线接口和 DRAM 接口分开控制
支持 DDR4-1600/1866/2133/2400/2666
支持 1.2V VDD 电压
BCOM 接口支持奇偶校验错误和顺序错误检测
DQ/MDQ 输入输出特性可通过控制寄存器配置
输入时钟至输出 DQ/MDQ 的传输延迟恒定，不随电压和温度变化
支持 Ron 和 IBT 值的 ZQ 校准
支持同步 ODT 模式，包括 RTT_PARK（以及 RTT_NOM 和 RTT_WR）
支持多种 DQ 校准模式
支持 PDA 寻址 (Per-DRAM Addressability)
对于 BCW 写命令，支持 PBA 寻址 (Per-Buffer Addressability)
可编程 Write 和 Read Preamble Time（1tCK 模式和 2tCK 模式）
总线接口支持 Read Preamble 训练功能
支持 BCW 读入模式和 MPR 读入覆盖模式
无复位引脚，芯片可在 BCK_t 和 BCK_c 都置低且 BCKE 置高时进入复位状态
输入时钟频率可变，支持双频环境切换
支持多种节电模式，如 CKE 低功耗模式、CK STOP 模式等
支持 Memory Bist 和透明模式
绿色封装: 53 球 FCFBGA

应用 Application

DDR4 LRDIMM