128Mb DDR SDRAM

Features • Double-data-rate architecture; two data transfers per clock cycle • Bidirectional data strobe(DQS) • Four banks operation • Differential clock inputs(CK and CK) • DLL aligns DQ and DQS transition with CK transition • MRS cycle with address key programs -. Read latency 2, 2.5 (

文件：669.27 Kbytes 页数：53 Pages

Samsung

三星

SAMSUNG/三星
BGA

SAMSUNG/三星

上传：深圳庞田科技有限公司

SAMSUNG/三星
BGA

SAMSUNG/三星

上传：深圳庞田科技有限公司

SAMSUNG/三星
BGA

SAMSUNG/三星

上传：深圳庞田科技有限公司

SAMSUNG
TSSOP66

Samsung

三星

上传：深圳市恒达亿科技有限公司