DDR3标准

-8n预取架构

-差分时钟（CK /）和数据选通（DQS /）

-DQ，DQS和DM的双数据速率

数据完整性

-通过DRAM内置TS自动刷新（ASR）

-自动刷新和自刷新模式

节能模式

-掉电模式

?AEC-Q100和PPAP提交

信号完整性

-可配置的DS，以实现系统兼容性

-可配置的管芯端接

-通过以下方式对DS / ODT阻抗精度进行ZQ校准

外部ZQ垫（240 ohm±1％）

信号同步

-通过MR设置写水平4

-通过MPR阅读调平

?接口和电源

-DDR3的SSTL_15：VDD / VDDQ = 1.5V（±0.075V）

-SSTL_135 6

对于DDR3L：VDD / VDDQ = 1.35V（-0.067 / + 0.1V）

CAS延迟（6/7/8/9/10/11/13/14）

?CAS写入延迟（5/6/7/8/9/10）

?附加延迟（0 / CL-1 / CL-2）

?写恢复时间（5/6/7/8/10/12/14/16）

?突发类型（顺序/交错）

?突发长度（BL8 / BC4 / BC4或动态8）

? Self RefreshTemperature Range(Normal/Extended)

? Output Driver Impedance (34/40)

? On-Die Termination of Rtt_Nom(20/30/40/60/120)

? On-Die Termination of Rtt_WR(60/120)

? Precharge Power Down (slow/fast)

NT5CB128M16FP-DI

K4B2G1646F-BCK0

NT5TU64M16HG-AC

K4T51163QJ-BCE7

H5TQ4G83CFR-RDC

K4B1G1646G-BCH9

K4B2G1646F-BYMA

KLM4G1FETE-B041