JFET采样和保持电路如图所示。电路将输入信号与逻辑电压同时加到采样JFET与保持JFET上，采用输入阻抗与反馈电阻和反馈电容相匹配的办法，使得由于JFET导通时的电阻所引起的误差减至最小。
来源:LIDY
JFET采样和保持电路如图所示。电路将输入信号与逻辑电压同时加到采样JFET与保持JFET上，采用输入阻抗与反馈电阻和反馈电容相匹配的办法，使得由于JFET导通时的电阻所引起的误差减至最小。 来源:LIDY
JFET采样和保持电路如图所示。电路将输入信号与逻辑电压同时加到采样JFET与保持JFET上，采用输入阻抗与反馈电阻和反馈电容相匹配的办法，使得由于JFET导通时的电阻所引起的误差减至最小。
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