GTL1655DGG数据手册恩XP中文资料规格书

描述 Description

GTL1655是一款16位总线收发器，采用了高电平驱动低电平输出阻抗(100 mA/12 Ω)以及LVTTL至GTL/GTL+和GTL/GTL+至LVTTL逻辑电平转换。
器件配置为两个共享共用时钟和主输出使能引脚的8位收发器，但同时具有独立的闭锁定时和输出使能信号。D型触发器和D型闭锁启用三种模式的数据传送；计时、闭锁或透明。GTL1655为工作于LVTTL电平的卡和使用GTL/GTL+信号电平的背板之间提供了理想接口。将降低输出摆幅、降低输入阈值电平和可配置边缘控制结合起来，提供操作速度更高的GTL/GTL+背板。
GTL1655可用于GTL (VTT= 1.2 V、VREF= 0.8 V)或GTL+ (VTT= 1.5 V、VREF= 1.0 V)信号电平上。端口A和控制输入符合LVTTL信号电平且为5 V耐受。端口B用于工作在GTL或GTL+信号电平上，VREF提供参考电压输入。
闭锁使能引脚（nLEAB和nLEBA）、输出使能引脚（nOEAB、nOEBA）和时钟引脚(CP)用于通过两个8位收发器（n = 1或2）控制数据流。当nLEAB设为高电平时，器件将会工作于端口A至端口B透明模式。nLEAB的高电平至低电平转变会闭锁A数据，无论CP处高电平或低电平（闭锁模式）。如果nLEAB为低电平，CP的低电平至高电平转变会在B端口对A数据进行计时（计时模式）。按相同方式使用控制引脚nLEBA、nOEBA和CP，可控制从端口B至端口A的数据流。OE引脚可用于禁用所有I/O引脚。
为优化信号完整性，GTL1655具备可调节边缘速率控制(VERC)。通过调节GND和VCC之间的VERC，设计师可调节端口B边缘速率以适合应用的负载条件。
GTL1655通过采用以下功能实现真正的带电插入能力：
BIAS VCC，能预充电输出并在卡插入过程中避免干扰有效数据。
I关，能通过关断I/O禁用电流。
上电三态能确保上电时输出为高阻抗，从而防止总线冲突发生。一旦VCC高于1.5 V，上电三态电路就会放弃控制至OE引脚的输出。为确保输出保持三态，OE引脚应通过上拉电阻系至VCC。

特性 Features

计时、闭锁或透明模式下用于收发器操作的D型闭锁和D型触发器的组合
LVTTL和GTL/GTL+信号之间的逻辑电平变换
端口上B有高电平驱动低电平输出阻抗(100 mA/12 Ω)
端口B上可配置上升和下降时间
支持带电插入（I关、上电三态和BIAS VCC）
端口A输入具有总线保持功能
端口A上有过压耐受
通过使用分布式VCC和GND引脚使切换噪音最小化
提供TSSOP64封装
工业温度范围（-40 Cel至+85Cel）
ESD保护 HBM EIA/JESD22-A114-A超过2000 V
CDM EIA/JESD22-C101超过1000 V

闭锁EIA/JEDS78超过200 mA