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CY7C1347F-166BGC	文件：423.54 Kbytes Page：19 Pages	4-Mbit (128K x 36) Pipelined Sync SRAM Functional Description[1] The CY7C1347F is a 3.3V, 128K by 36 synchronous-pipelined SRAM designed to support zero-wait-state secondary cache with minimal glue logic. CY7C1347F I/O pins can operate at either the 2.5V or the 3.3V level, the I/O pins are 3.3V tolerant when VDDQ = 2.5V. All synchro 文件：423.54 Kbytes 页数：19 Pages	CypressCypress Semiconductor 赛普拉斯赛普拉斯半导体公司	Cypress
CY7C1347F-166BGI	文件：423.54 Kbytes Page：19 Pages	4-Mbit (128K x 36) Pipelined Sync SRAM Functional Description[1] The CY7C1347F is a 3.3V, 128K by 36 synchronous-pipelined SRAM designed to support zero-wait-state secondary cache with minimal glue logic. CY7C1347F I/O pins can operate at either the 2.5V or the 3.3V level, the I/O pins are 3.3V tolerant when VDDQ = 2.5V. All synchro 文件：423.54 Kbytes 页数：19 Pages	CypressCypress Semiconductor 赛普拉斯赛普拉斯半导体公司	Cypress
CY7C1347F-166BZC	文件：423.54 Kbytes Page：19 Pages	4-Mbit (128K x 36) Pipelined Sync SRAM Functional Description[1] The CY7C1347F is a 3.3V, 128K by 36 synchronous-pipelined SRAM designed to support zero-wait-state secondary cache with minimal glue logic. CY7C1347F I/O pins can operate at either the 2.5V or the 3.3V level, the I/O pins are 3.3V tolerant when VDDQ = 2.5V. All synchro 文件：423.54 Kbytes 页数：19 Pages	CypressCypress Semiconductor 赛普拉斯赛普拉斯半导体公司	Cypress
CY7C1347F-166AC	文件：423.54 Kbytes Page：19 Pages	4-Mbit (128K x 36) Pipelined Sync SRAM Functional Description[1] The CY7C1347F is a 3.3V, 128K by 36 synchronous-pipelined SRAM designed to support zero-wait-state secondary cache with minimal glue logic. CY7C1347F I/O pins can operate at either the 2.5V or the 3.3V level, the I/O pins are 3.3V tolerant when VDDQ = 2.5V. All synchro 文件：423.54 Kbytes 页数：19 Pages	CypressCypress Semiconductor 赛普拉斯赛普拉斯半导体公司	Cypress
CY7C1347F-166AI	文件：423.54 Kbytes Page：19 Pages	4-Mbit (128K x 36) Pipelined Sync SRAM Functional Description[1] The CY7C1347F is a 3.3V, 128K by 36 synchronous-pipelined SRAM designed to support zero-wait-state secondary cache with minimal glue logic. CY7C1347F I/O pins can operate at either the 2.5V or the 3.3V level, the I/O pins are 3.3V tolerant when VDDQ = 2.5V. All synchro 文件：423.54 Kbytes 页数：19 Pages	CypressCypress Semiconductor 赛普拉斯赛普拉斯半导体公司	Cypress

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