3.3V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER

FEATURES: • Phase-Lock Loop Clock Distribution for Synchronous DRAM Applications • Distributes one clock input to one bank of ten outputs • Output enable bank control • External feedback (FBIN) pin is used to synchronize the outputs to the clock input signal • No external RC network require

文件：251.47 Kbytes 页数：10 Pages

RENESAS

瑞萨

3.3V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER

文件：72.64 Kbytes 页数：9 Pages

IDT

3.3V Phase-Lock Loop Clock Driver Zero Delay Buffer

Renesas

瑞萨

Package：24-TSSOP（0.173"，4.40mm 宽）；包装：管件 类别：集成电路（IC） 时钟发生器，PLL，频率合成器 描述：IC CLK DVR PLL ZDB 1:10 24TSSOP

Renesas Electronics America Inc

Package：24-TSSOP（0.173"，4.40mm 宽）；包装：管件 类别：集成电路（IC） 时钟发生器，PLL，频率合成器 描述：IC CLK DVR PLL ZDB 1:10 24TSSOP

Renesas Electronics America Inc

Package：24-TSSOP（0.173"，4.40mm 宽）；包装：管件 类别：集成电路（IC） 时钟发生器，PLL，频率合成器 描述：IC CLK DVR PLL ZDB 1:10 24TSSOP

Renesas Electronics America Inc