供应FPGA-配置存储器EPC16UC88

FPGA配置由配置控制器芯片管理。该过程包括从闪存中读取配置数据、对配置数据进行解压、使用适当的数据[]引脚传输配置数据以及处理错误条件。POR之后，控制器通过从闪存中读取其选项位来确定用户定义的配置选项。这些选项包括配置方案、配置时钟速度、解压和配置页面设置。选项位存储在flash地址位置0x8000(单词地址)，占用512位或32个单词的内存。这些选项位使用内部flash接口和默认的10mhz内部振荡器读取。配置控制器芯片获取配置设置后，通过监控nSTATUS和con_done信号，检查FPGA是否准备好接受配置数据。当FPGA就绪(nSTATUS高con_done低)时，控制器开始使用DCLK和data[]输出引脚进行数据传输。控制器通过采样FPGA的PGM来选择要传输到FPGA的配置页[2.]0] POR或复位后引脚。配置单元的功能是根据配置方案将解压后的数据传输到FPGA。EPC设备支持四种并发配置模式，n = 1、2、4或8(其中n是每个DCLK周期对数据[n]信号发送的比特数)。值n = 1对应于传统的PS配置方案。n = 2、4和8分别对应于2、4或8个不同PS配置链的并发配置。此外，FPGA可以配置为FPP模式，其中每个DCLK周期有8位数据被锁定在FPGA中。?根据配置总线宽度(n)，电路将未压缩的配置数据转移到有效数据[n]引脚。未使用的数据[]引脚驱动器低。除了向FPGAs传输配置数据外，配置电路还负责在没有足够的数据可供传输时暂停配置。当闪存读取带宽低于配置写入带宽时，就会发生这种情况。在等待从闪存读取数据或解压缩数据时，通过停止到FPGA的DCLK来暂停配置。这种技术称为“暂停DCLK”。EPC设备的闪存具有90纳秒的访问时间(大约10mhz)。因此，flash读取带宽被限制在每秒160兆比特(Mbps)(16位flash数据总线，DQ[]，在10mhz)。但是，Altera FPGAs支持的配置速度要高得多，可以转换为高配置写入带宽。例如，100MHz的层状FPP配置需要800 Mbps速率的数据(100MHz下的8位数据[]总线)。这比闪存所能支持的160mbps高得多，也是配置时间的限制因素。压缩增加了有效的闪存读取带宽，因为相同数量的配置数据在压缩后占用的闪存空间更少。由于分层结构数据压缩比约为2，因此有效读取带宽翻倍至320 Mbps左右。最后，配置控制器还管理配置过程中的错误。当FPGA在传输完最后一位配置数据后的64个DCLK周期内没有取消con_done信号的断言时，就会发生con_done错误。当检测到con_done错误时，控制器将OE线压低，从而将nSTATUS信号压低并触发另一个配置周期。当FPGA检测到配置数据中的损坏时，会发生循环冗余检查(CRC)错误。这种损坏可能是板上噪声耦合的结果，例如配置信号上的信号完整性差。当FPGA(通过降低nSTATUS信号)发出此错误信号时，控制器停止配置。如果在FPGA中启用了Error选项后自动重启配置，则在复位超时后释放其nSTATUS信号，控制器尝试重新配置FPGA。FPGA配置完成后，控制器驱动低DCLK引脚，高数据[]引脚。此外，控制器三态其与闪存的内部接口，使微弱的内部上拉的闪存地址和控制线，并使母线上的闪存数据线保持电路。下面几节描述EPC设备支持的不同配置方案—fpp、PS和并发配置方案。