■ High–performance, low–cost CMOS

■是开漏输出选项

■可编程宏单元各种与个人清晰,预置,

时钟,时钟使控件

■可编程节电模式对于一个功率降低超过

50%在每个宏单元

■可配置的扩展器产品术语分配,允许了

32个产品条款/宏单元

■可编程安全位保护专有的设计

■加强建筑功能,包括:

- 6或10针或逻辑驱动允许输出信号

——两个全局时钟信号与可选的反演

——增强的互连资源routability改善

-可编程输出转换速率控制

■软件设计支持和自动地点和路线提供了

由Altera的开发系统,基于windows的个人电脑和太阳

SPARCstations,惠普9000系列700/800工作站

■额外的设计输入和模拟提供支持EDIF

2 0 0和3 0 0网表文件,库参数化模块(公升/分钟,

Verilog HDL硬件描述语言(VHDL),和其他流行的EDA工具的接口

第三方制造商如节奏、范例逻辑,导师

图形,,,Synplicity OrCAD集成,VeriBest

■编程支持与阿尔特拉主程序装置

(微控制器),MasterBlaster

TM

通信电缆,ByteBlasterMVTM

并行端口下载电缆,BitBlaster

TM

串行下载电缆作为

以及编程硬件从第三方制造商和

任何支持JamTM在线测试

标准测试和

编程语言(STAPL)文件(酱)、果酱STAPL字节码

文件(jbc),或串行矢量格式文件(.svf)

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