M68AW127BM70NK6典型的FPGA和存储器设计的多轨电源管理

典型的FPGA和存储器设计需要密度非常高的电源，它能以快速瞬变响应输送大电流以便为内核和I/O电源轨供电，同时通过低噪声轨为锁相环(PLL)等片内模拟电路供电。电源时序至关重要，应确保FPGA在存储器使能之前上电并运行。带精密使能输入和专用电源良好输出的稳压器支持电源时序控制和故障监控。电源设计师通常希望将同一电源IC用在不同应用中，因此，必须能够改变电流限值。这种设计重用可大幅缩短产品上市时间--任何新产品开发流程中的关键要素之一。

考虑具有1路12 V输入和5路输出的FPGA的多轨电源管理常见设计规格：

·内核电轨：1.2 V (4 A)

·辅助电轨：1.8 V (4 A)

·I/O电轨：3.3 V (1.2 A)

·DDR存储器电轨：1.5 V (1.2 A)

·时钟电轨：1.0 V (200 mA)

典型的分立方M68AW127BM70NK6，4个开关稳压器连接到12 V输入轨。一个开关稳压器的输出预调节LDO以降低功耗。另一种方法如图3b所示，使用一个稳压器将12 V输入降压至5 V中间轨，然后再经调节以产生所需的各个电压。该方案的成本较低，但由于采用两级电源转换，效率也较低。在以上两种方案中，各稳压器都必须独立使能，因此，可能需要一个专用电源时序控制器来控制电源的时序。噪声可能也是一个问题，除非所有开关稳压器都能同步以降低拍频。

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